Verilog for 循环语句

在Verilog 语法中，定义了多种循环语句，其中for是应用最广泛的一种语句，不仅可以在顺序语句中使用，在并发语句中也有相应的模型。for 循环语句可以用在实体模块中，也可以用在仿真模块中。在实体模块中for循环语句是可综合的。

顺序语句中使用for 循环

for循环语句的格式

for(表达式1; 表达式2; 表达式3) begin

语句1;

语句2；

…

语句n;

end

说明：如果只有一条语句，begin和end关键字可以省略。

一般在for循环中循环变量都使用integer类型。例如：

integer i；

reg [15:0] a,b;

for(i=0; i